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半導体技術ロードマップは語る
欧州の技術開発組合Imec は2036年迄の半導体の技術ロードマップを示している。本ロードマップによると、半導体回路の微細化は28年以降停滞する可能性がある。
高速演算を行うロジック半導体（論理演算機能を集積した半導体）の性能は、半導体内部にあるゲートと呼ばれる回路の数に規定される。ゲートの集積度を上げるには、今後平面的な微細化ではなく、立体的に高集積化を進めていく必要がある。
半導体はシリコンウェーハの表面をさまざまに加工して製造する。半導体の高集積化のためには、まず、ロジック半導体の内部にある電源供給用の配線をシリコンウェーハの表面から裏面へ移し、ウェーハ表面の集積化の余地を広げる。
裏面に移した電源供給用の配線は、20年代後半には１層から多層になり、この多層配線層を別のシリコンウェーハで形成して、貼り合わせることとなろう。
ゲートの構造も変化していく。現在のゲート形状は、12年頃に実用化したFinFETと呼ばれる構造だが、24年頃にNanosheetと呼ばれるさらに複雑で高性能な構造に進化し、28年頃から、より集積度が高いForksheet になり、32年にはForksheetを２層積層するCFET へ移行すると見られる。CFET の製造プロセスは、複数の候補が検討されているが、ゲートを形成したシリコンウェーハを２枚貼り合わせる方法が有力と考えられる。
また、現在、ゲート数の増加が理論値通りにロジック半導体の性能改善に結びつかなくなりつつある。米スタンフォード大学のフィリップ・ウォン教授によると、ロジック半導体の処理能力を制約しているのは、データを記録するメモリ半導体とロジック半導体の間のデータ授受の量である。
ロジック半導体の処理能力は07年から20年まで、２年間で1.79倍のペースで改善してきたが、メモリとのデータ授受能力は同1.55倍に留まり、差が拡大している。
データ授受能力を上げるための有効な方法は、ロジック半導体の上にメモリを積層して、両者を高密度で接合することである。高密度の積層の手法としてTSV（貫通電極）積層や、Cu-Cu 接続と呼ばれる手法が有力視されている。
シリコンウェーハ4 倍使いの未来
先端ロジック半導体は、従来１枚のシリコンウェーハで製造されていたが、将来、電源供給、２個のゲート、メモリの４枚のウェーハで製造される見通しである。
海外の大手半導体メーカーは、着々と、この流れを見据えて技術開発や業務提携を行っている。
世界最大のロジックファウンドリ（半導体の受託製造業者）TSMC はMicronTechnologyやSK hynix ら有力なメモリベンダー（供給者）と、半導体の３次元積層を含めた、先端パッケージ技術で協力を深める方針である。
TSMC の22年の設備投資計画は前年比約４割増の400～440億米ドルで、その10％程度が先端パッケージング向けである。同社は20年に、３次元積層及び先端パッケージング技術を「3DFabric」というプラットフォームへ統合しており、Cu-Cu 接続で複数の半導体を高密度で縦に積層する「SoIC」、iPhone で大量採用された革新的なパッケージ「InFO」、TSMC の看板製品である「CoWoS」などを用意している。
世界最大のロジック半導体メーカーIntelは、世界最大のメモリメーカーSamsungElectronicsとの協調を模索している模様であり、また、先端パッケージ技術の開発にも積極的である。
22年末に本格出荷が予定されているIntelのサーバー向け最先端ロジック半導体「Sapphire Rapids」には自社の先端高密度実装技術EMIB が使用されている。
23年に投入予定のパソコン用のロジック半導体「Meteor Lake」にはEMIBに加え３次元積層技術Foveros が採用される計画となっている。
Foveros の第２世代Foveros Directでは、TSMC のSoIC 同様、Cu-Cu 接続を用いて上下のデバイスを高密度で接合できるようになっている。
ウェーハの使用量が全ての半導体製造装置の使用量増加に直結するわけではないが、ディスコや東京精密のウェーハ製造用装置、東京精密のエッジグラインダ、ディスコのウェーハ薄化用グラインダ、SCREENホールディングスや東京エレクトロンの前洗浄装置、東京エレクトロンのウェーハ貼り合わせ装置はウェーハの使用量に比例して市場が拡大しよう。
他にも、プローブカード、ウェーハ貼り合わせ前の表面処理を行うCMP などの需要が増加し、半導体製造装置は中長期的にさらなる成長を遂げよう。
(エクイティ・リサーチ部 和田木 哲哉)
※野村週報 2022年7月11日号「産業界」より
